AI 반도체 공급망 체크 : 엔비디아 Rubin/Rubin Ultra, MI450 지연, TPU 진검승부, 기어를 바꾸는 Trainium

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[게시일] 2026.04.10. 오후 5:26
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[제목] AI 반도체 공급망 체크 : 엔비디아 Rubin/Rubin Ultra, MI450 지연, TPU 진검승부, 기어를 바꾸는 Trainium
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안녕하세요 올바른입니다.

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AI 공급망 체크 자료입니다. TSMC, 엔비디아, AMD, TPU, Trainium까지 AI HW의 핵심 가속기들의 프로젝트들이 어떻게 굴러가고 있는지를 4월 데이터로 업데이트했습니다.

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후공정에서 CY26, 27, 28로 가면서 연도별로 어떤 것들이 병목이 될 것으로 예상하는지, Rubin → Rubin Ultra → Feynman으로 가면서 어떤 공정들이 쓰이는지를 담았습니다.

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최근 AMD 소식과 CoWoS 변화량, 구글 TPU v8~v9로 이어지는 fish 내전, Trainium 3~4로 이어지는 각 프로젝트별 초점, 마벨과 브로드컴의 입지를 생각해본 자료입니다.

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목차

TSMC : AI HW 공급망의 허브

엔비디아 : Rubin → Rubin Ultra → Feynman, CPU, LPU

AMD : MI450 생산에 일부 지연 겪는 중

구글 TPU : 안정적인 브로드컴 VS 도전적인 미디어텍

AWS Trainium : Trainium 3 메인은 Annapurna + Alchip, 기어를 올리는 Trainium 4

2026년 4월 기준 공급망 체크

3말4초 기준 JP모건과 모건스탠리의 양질의 공급망 체크 자료들이 있어서, 이를 기반으로 최근 AI HW 공급망이 어디로 가고 있는지를 살펴보려 합니다. 엔비디아만 살펴보는 자리는 아니고 최근에 AI 가속기 관련 어떤 이슈들이 있나 전반적으로 살펴보기 좋은 자료로 준비했습니다.

TSMC

AI HW 공급망의 허브

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TSMC : 공급망의 중심

TSMC는 AI HW 공급망에서 단순히 칩을 위탁생산하는 파운드리가 아니라, 선단 공정과 첨단패키징을 동시에 쥔 중심축입니다. 왜 이렇게 칩의 크기가 커지는가에 대해서는 <OFC 2026 : 광학이 중요해지고 있는 이유들>에서 성능 향상의 방법으로 칩과 도메인 차원의 Scale-up에 대해 말씀드린 바 있습니다. 더 많은 logic die를 하나의 칩에 넣고, 더 넓은 면적을 패키징하려 할 수록 패키징에서 어떻게 할 것이냐가 바뀌어가는 과정입니다.

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지금의 핵심 병목은 CoWoS-L(2.5D 적층)이고, CY27~CY28부터는 일부 고성능 칩에서 CoWoS-L에 SoIC 같은 3D 적층이 추가로 붙는 방향이 되며 CoWoS with SoIC(3D 칩 적층)가 중요해지고, 그리고 그 다음 단계로 CY28년부터 패키지 크기 한계를 극복하기 위해서 CoPoS(panel-level packaging)가 중요해지는 흐름입니다.

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CoWoS 캐파 체크 : 26년 말 115~120k → 27년 말 155~165k

지금으로서 가장 중요한 것은 CoWoS 캐파입니다. JPM은 TSMC CoWoS 캐파가 26년 말 115k → 27년 말 155k → 28년 말 175k wfpm(월간 웨이퍼 투입량)로 추정했습니다. 모건스탠리는 26년 말 120k → 27년 말 165k로 약간씩 더 공격적으로 추정했습니다.

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CoWoS를 세부적으로 보면 CoWoS-S, CoWoS-R, CoWoS-L로 나뉘는데, 이 가운데 CoWoS-L이 가장 큰 칩과 더 높은 연결 밀도를 감당하는 방향입니다. 현재 TSMC CoWoS 공정 내에서도 핵심 병목은 CoWoS-L에 있습니다.

패키지 크기가 커질수록 CoWoS-L의 중요성은 더 높아집니다.

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다만 CoWoS-L도 점차 한계에 가까워지고 있습니다. TSMC의 CoWoS는 기술적으로 최대 9.5 레티클까지 지원할 수 있는 것으로 알려져 있습니다. 최근 엔비디아 Rubin Ultra를 두고 compute die 구성이 2x2인지, 아니면 4개인지 논란이 나오는 이유도 여기에 있습니다. Rubin Ultra의 원래 구상이었던 4 compute dies + 16 HBM + I/O dies 기준으로 간다면, 패키지 크기가 CoWoS-L의 상한선인 9.5 레티클 수준에 근접하기 때문입니다.

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기술적으로는 구현이 가능하더라도, 문제는 양산성입니다.

패키지가 지나치게 커지면 웨이퍼 휨 현상(warpage), 열 발산 관리의 어려움(heat dissipation), 수율 저하(yield), 그리고 웨이퍼당 산출량 감소라는 이슈들이 동시에 발생할 수 있습니다. CoWoS 웨이퍼당 4~5개의 패키지만 생산할 수 있는 수준까지 내려갑니다. Rubin Ultra뿐 아니라 2nm TPU에서도 핵심 쟁점은 비슷합니다.

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CoWoS-L 기반 9x 레티클급 설계가 기술적으로 가능한가보다 더 중요한 것은, 과연 이를 안정적으로 양산할 수 있느냐입니다. 그래서 업계에서는 2-die를 두 개 묶는 2x2 구조를 이야기하고, 그 이후 단계에서는 CoWoS와 함께 SoIC를 적용하거나, 더 나아가 CoPoS로 넘어가는 방향을 검토하는 것입니다.

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더 큰 패키지를 위한 다음 단계 : SoIC, CoPoS

2027~2028년으로 갈수록, 일부 logic과 SRAM 또는 여러 다이를 수직으로 적층해 대역폭과 전력 효율을 높이려는 흐름이 강해질 가능성이 높습니다. 이 과정에서 CoWoS와 함께 쓰일 SoIC의 용량이 중요해집니다. JPM은 TSMC SoIC 캐파를 27년 말 35k → 28년 말 65k wfpm로 추정했고, 모건스탠리는 27년 말 45k → 28년 말 78k로 봤습니다.

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SoIC가 중요한 이유는 칩을 위아래로 쌓을수록 die 간 거리가 짧아지기 때문입니다. 이렇게 되면 더 높은 대역폭을 구현하기 쉽고, 지연도 줄일 수 있습니다.

특히 SRAM을 compute die 가까이에 붙이기에 유리합니다. 엔비디아는 Feynman부터 compute die당 1~2GB 수준의 SRAM 채택을 검토하는 것으로 알려져 있으며, 더 나아가 GPU-to-GPU 적층까지도 검토하고 있는 것으로 전해집니다.

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그리고 패키지 크기가 계속 커지는 흐름이 이어진다면, 그 다음 단계에서는 CoPoS가 중요해질 가능성이 높습니다. 시장에서는 CoPoS가 2028년 Feynman부터 도입될 가능성을 거론하고 있습니다. CoPoS는 기존의 원형 웨이퍼 기반 CoWoS를, 보다 큰 직사각형 패널 기반으로 확장한 개념으로 이해하시면 됩니다.

엔비디아

Rubin → Rubin Ultra → Feynman, CPU, LPU

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GPU 출하량 : CY26 830만 개 → CY27 910만 개

이제는 단일 칩 안에 여러 개의 GPU die를 묶는 구조(2-die, 4-die)가 일반화되고 있기 때문에, CoWoS 사용량이나 GPU 출하량만으로 매출 성장을 그대로 읽어내기는 점점 어려워지고 있습니다. 제품 구조가 복잡해질수록 단일 지표만으로는 왜곡이 생길 수 있다는 의미입니다.

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예를 들어 설명드리면, 엔비디아 GPU의 웨이퍼당 산출량은 세대가 갈수록 빠르게 줄어들고 있습니다. Hopper는 웨이퍼당 약 28~30개의 칩이 나왔고, Blackwell은 14~15개 수준으로 낮아졌습니다.

Rubin은 이보다 더 줄어들고, Rubin Ultra는 4-die 기준으로 웨이퍼당 4~5개 수준까지 내려갈 가능성이 거론됩니다.

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이 때문에 CoWoS 웨이퍼 소비량과 GPU 출하량은 함께 보되, 같은 의미로 해석해서는 안 됩니다. JPM 기준으로 CoWoS 웨이퍼 소비량은 CY26 675k → CY27 1,000k로 크게 늘어나지만, GPU 출하량은 같은 기간 830만 개에서 910만 개로 상대적으로 완만하게 증가하는 것으로 추정됩니다. 이는 Rubin 비중이 높아지면서, 더 많은 패키징 자원이 필요해지기 때문입니다.

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Rubin : HBM4 이슈, GB300 NVL72가 메인이 될 것

JPM도 Rubin HBM4 램프업 시점 지연으로 인해서, CY26에는 GB300 출하가 늘어나다보니 올해 Blackwell 출하량 전망치를 상향했고 Rubin 전망치는 약간 하향했습니다. 결론적으로 올해 830만 개 출하량 중에서 mix는 Blackwell 580만 개 + Rubin 220만 개 수준입니다.

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HBM4 revision은 거의 완료되어가고 있기도 해서, 이슈가 더 커질 거라 생각하진 않습니다. JPM은 KeyBanc가 추정하는 150만 개보단 많은 220만 개였습니다. IB별로 숫자들이 다른데 숫자 그자체를 중요하게 생각하시기보다 '각자 올해 엔비디아의 GPU 출하량 대비 Rubin의 mix가 줄어들었구나', '그렇지만 완전히 적은 정도는 아니구나' 정도로 잡아두시면 됩니다.

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한편 Vera CPU 출하량도 CY26 50만 개 → CY27 250만 개로 크게 늘어날 것으로 추정되며, 이에 따라 엔비디아향 CoWoS-R 패키징 수요 역시 함께 확대될 가능성이 높습니다.

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Rubin Ultra : 4-die? 2-die?

최근에 가장 얘기가 많이 되는 지점은 엔비디아가 2H27에 양산할 Rubin Ultra에서 4-die를 하느냐, 2-die를 하느냐입니다. 이번 주 주간전략보고에서도 한 차례 다뤘던 주제입니다.

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현재로서는 2-die를 두 개 묶는 2x2 구조가 더 현실적인 대안일 수 있다는 시각이 있습니다. 이 경우 더 큰 ABF 기판이 필요하겠지만, 후공정 난이도를 낮출 수 있고, 웨이퍼 휨, 열관리, 수율 측면에서도 더 유리할 수 있습니다.

중요한 점은 이런 구조 변화가 CoWoS 총 할당량 자체를 크게 바꾸는 것은 아니라는 점입니다.

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UBS는 지난주에 Rubin Ultra가 2-die 구조로 바뀌었다는 취지로 자료를 썼지만, 이를 반영하여 한 번 더 체크한 뒤 4월 8~9일에 올린 JPM과 모건스탠리 애널리스트의 공급망 코멘트를 보면 아직 4-die와 2-die 중 어느 쪽으로 최종 결정되었는지는 확정되지 않은 상태로 보는 것이 더 적절합니다.

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Feynman : logic die 적층 + CoPoS 채택 가능성

Rubin Ultra 이후의 Feynman은 패키징 구조가 한 단계 더 진화하는 구간이 될 가능성이 높습니다.

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JPM은 Feynman이 TSMC A16(1.6nm급)과 3D SoIC를 활용해 다중 logic die를 적층하는 방향으로 갈 것이라고 추정하고 있습니다. Feynman도 여러 SKU로 나뉠 것이라고 보고, 기본 SKU는 N2P 기반의 2.5D 2-die-on-interposer 구조를 택할 가능성이 있다고 봤습니다. CoPoS도 채택할 거란 전망입니다.

모건스탠리도 Feynman에서 SoIC 수요는 급격히 커질 거라 전망했습니다. 특히 3D로 쌓는 것에 있어서 엔비디아가 최근 GPU die당 1~2GB의 SRAM stacking, 더 나아가서는 GPU-to-GPU stacking까지 연구하고 있는 상태라고 체크했습니다.

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Rubin Ultra가 CoWoS-L의 기술적인/양산적인 한계를 시험하는 칩이라면, Feynman은 CoWoS 이후의 3D 적층과 패널 패키징 시대로 넘어가는 관문에 가깝습니다.

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LPU/LPX : 멀티 에이전트의 시대, Decode를 가속시킬 칩

멀티 에이전트 환경이 될수록 decode를 얼마나 효율적으로 가속시킬 수 있느냐가 중요해집니다. 이에 대해서는 <엔비디아 GTC 2026 : 7개의 칩, 5개의 랙 시스템, 그리고 하나의 AI 슈퍼컴퓨터> 자료를 보시면 도움이 되실 겁니다. 엔비디아 입장에서 Agentic AI 추론의 시대에 앞서갈 수 있는 가장 강력한 힘이 LPU이기에 이 부분도 중요하게 체크해봤습니다.​

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애널리스트들은 현재 2026년 LPU 칩 생산량을 약 500K(랙 기준 2k)로 보고 있고 → 2027년에는 Vera Rubin 랙들에 대한 attach rate를 10~15% 정도로 추정하고 있습니다. (참고로 젠슨황은 Rubin GPU당 LPU가 최대 25%의 attach rate를 보일 수도 있을 것이라 자신했습니다) 대략 4Q26부터 출하가 시작되어 CY27부터 본격적으로 생산량이 늘어날 것으로 전망합니다.

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LPU 파운드리 로드맵 같은 경우는 기관별로 좀 다릅니다. JPM은 LP30/LP35를 Samsung 4nm → LP40을 TSMC N3 + CoWoS-R로 보지만, 모건스탠리는 LP30은 Samsung 7nm → LP35부터 TSMC와 Samsung dual-source 가능성 → LP40은 TSMC에서 SoIC 3D stacking 가능성까지 언급하고 있습니다.

LPU 계열은 수요는 높은데 아직 공급망이 어떻게 짜여질지 가시성이 낮아서 흥미로운 구간입니다.

AMD

MI450 생산에 지연 겪는 중

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MI450 지연으로 CY26 CoWoS 전망치 하향

최근 JPM의 공급망 체크 결과, AMD의 2026년 CoWoS 수요 전망이 소폭 낮아졌습니다. 기존 CY26 90k → CY26 77k(-13k)로 하향됐는데, TSMC에서 MI450 양산 일정이 밀리고 있어서 그렇습니다. 구체적으론 2nm top-die 재설계과 HBM4 검증 이슈가 거론됩니다. CY27 전망치 자체는 그대로긴 한데 일단은 점점 더 어려워지고 있는 상황입니다.

​엔비디아 및 ASIC 기업들에게는 좋은 소식입니다.

구글 TPU

안정적인 브로드컴 VS 도전적인 미디어텍

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안정적인 Broadcom VS 도전적인 MediaTek

현재 구글 TPU 공급망에서는 브로드컴이 보다 안정적인 메인 라인으로, 미디어텍은 의미 있는 도전자로 그려지고 있습니다. JPM은 브로드컴 CoWoS 수요를 CY26 250k → CY27 400k, TPU 출하량은 CY26 430만 개 → CY27 690만 개로 추정했습니다. 여기서 핵심 물량은 Ironwood(TPU v7)와 Sunfish(TPU v8ax)이며, 이는 둘 다 브로드컴이 생산하는 TPU이자 앤스로픽이 쓰는 TPU 버전인지라 구글 TPU의 외부 수요가 예상보다 강하다고 볼 수도 있습니다.

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반면 미디어텍은 아직까지는 더 작은 규모의 도전자에 가깝습니다. JPM은 미디어텍 CoWoS 수요를 CY26 18k → CY27 60k로 보며, 이를 Zebrafish(TPU v8x) 기준 CY26 40만 개 → CY27 150만 개 수준의 출하로 연결된다고 추정하고 있습니다. 분명히 없던 물량이 생긴다는 관점에서 의미 있는 진입은 맞지만, 여전히 미디어텍과 관련해서 실제 양산 시에도 잘 작동할 것인지 리스크가 남아 있습니다.

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CY2026 - TPU v8 경쟁 : "진검승부"

다만 미디어텍의 Zebrafish(TPU v8x)를 부정적으로만 볼 필요는 없습니다.

현재 Zebrafish는 2026년 1월 TSMC tape-out 이후 1개월 수준의 ECO를 통해서 작은 이슈를 수정했고, 일부 SerDes 관련 문제도 소프트웨어 차원의 업데이트로 대응한 것으로 정리됩니다. 즉, 현재까지 칩 자체를 재설계하는 re-tapeout의 명확한 증거는 없으며, 핵심 과제는 컴퓨트 보드 수준의 테스트나, 시스템 통합 후의 퀄리티 체크가 남았단 의미입니다.

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Zebrafish의 대량양산은 2Q26 후반부터 시작되어, 미디어텍의 매출로 인식되는 시점은 4Q26부터일 것으로 보고 있습니다. JPM의 경우 CY26 매출은 $1B, CY27에는 60~100k 웨이퍼 기준 매출 기준으로는 $4~7B 범위로 추정합니다.

모건스탠리는 비슷하게 2H26 양산을 전망하지만, 숫자는 더 공격적입니다. CY26 40만 개에 $1.6B 매출, CY27에는 250만 개에 $10B 매출이라고 추정하고 있습니다.

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TPU 칩 설계 시장에 진입을 하는 건 맞으나, 일부 IB는 보수적으로 보고, 일부 IB는 미디어텍이 잘할 거라고 보고 있다보니 어느 애널리스트의 말도 쉽게 믿기가 어려운 상태로 접어들고 있습니다. 그나마 두 애널리스트의 코멘트가 후행적으로 맞았을 확률이 높았던지라 이들의 코멘트들을 정리해서 보여드린 것입니다.

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여러모로 TPU v8x의 성능이 얼마나 되느냐, 구글이 테스트 후 얼마나 만족하고 물량을 얼마나 늘릴 것이냐가 중요합니다.

미디어텍이 성공할 수만 있다면 TPU 1개를 생산할 때마다 COT + 미디어텍 조합이 훨씬 ASIC 기업에게 주는 마진이 낮기 때문에, 브로드컴의 점유율이 빠르게 낮아질 수 있기 때문입니다.

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CY2027 - TPU v9 경쟁 : "굳히기"

차세대 TPU v9 경쟁은 한층 더 복잡해집니다. 구글 내부에 두 개의 설계 축이 존재합니다. 브로드컴이 주도하는 Pumafish, 미디어텍이 주도하는 Humufish가 경쟁하는 구조입니다. 여기서도 브로드컴은 안정적인 노선을 택하도록 하고, 미디어텍은 공격적인 노선을 택하도록 구조가 짜여져 있습니다.

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개인적으로 미디어텍이 해낼 수 있을지에 대해서는 '지켜보자'는 입장입니다.

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안정적으로 짜둔 브로드컴의 개발 경로는 TSMC CoWoS-L + 3D SoIC를 활용하기에 이미 성공한 레시피를 따라가는 것으로 정리되고, 공격적으로 짜둔 미디어텍의 개발 경로는 인텔 EMIB-T 기반 2.5D 패키징 + TSMC 3D SoIC 조합입니다. 브로드컴은 400G SerDes 역량을 갖추고 있지만, 미디어텍은 300G SerDes 역량을 갖춘 상태라서 인터커넥트에서 따라갈 수 있을 것인가가 우려이기도 하고, 인텔의 EMIB가 괜찮을 것인지, 여러 개의 compute die와 I/O die를 짧은 일정 안에 tape-out 해야 하는 3D SoIC 리스크도 안고 있습니다.

AWS Trainium

Trainium 3 메인은 Annapurna + Alchip, 기어를 올리는 Trainium 4

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Trainium 3 : Annapurna + Alchip 중심의 프로젝트

AWS Trainium 3가 2Q26부터 양산 단계에 진입하고, Alchip이 2026년에만 $1.5B 이상의 매출을 거둘 것으로 보입니다. 흥미로운 건 JPM이 4월 1일까지만 해도 Trainium 3의 lifetime volume(투자자야 분기에 몇 개 생산하느냐, 연간 몇 개 생산하는가로 보지만, 기업은 하나의 칩을 얼마만큼 언제까지 생산할 것인가로 평가합니다)을 300만 개로 추정했는데, 불과 일주일 뒤인 JPM 4월 8일 업데이트에서는 이를 440만 개로 상향했습니다.

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공급망 측면에서 가장 중요한 포인트는 백엔드 디자인이나 턴키 생산의 주도권이 대부분 AWS Annapurna + Alchip에 집중돼 있다는 점입니다. JPM은 Trainium 3에서 마벨 같은 다른 플레이어가 의미 있는 생산량을 확보하고 있다는 증거는 아직 없다고 봤습니다. AWS가 TSMC 3nm 웨이퍼 확보 차원에서 일부 물량을 다른 기업들에 배분할 가능성 자체는 열어두고 있지만, 그 비중은 크지 않을 것이라는 판단입니다.

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여기 AWS Trainium 3/4도 사실 구글 TPU v8/v9 경쟁구도만큼이나 엄청나게 IB들마다 의견이 달라서, 다 믿지는 않습니다.

대신 일단 마벨의 투자포인트로 Trainium의 신규 수주를 논하기에는 매우 빈약한 정도일 것이다 정도는 합리적으로 추정할 수 있습니다. 마벨에 대해서도 이번 주 주간전략보고에 생각을 남겨드린 바 있습니다.

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앤스로픽의 컴퓨팅 수요 급증 → Trainium 수요도 크게 증가

최근 몇 주 사이에 앤스로픽의 컴퓨팅 수요가 폭증하면서 Trainium 3에 대한 주문도 크게 증가한 것입니다. 앤스로픽 자체적으로 쓰는 컴퓨팅 용량이 있고, Claude를 가져다가 Amazon Bedrock에서 Trainium으로 서비스하기 위해 기업들이 요청하는 컴퓨팅 용량이 있는데 두 가지가 같이 늘어나서 양쪽으로 수요 증가를 보고 있습니다.

앤스로픽의 ARR이 25년 12월 $9B → 26년 2월 $13B(2개월 평균 MoM 20%) → 3월 $19B(MoM 46%) → 4월 초 $30B(MoM 58%)이니 최근에는 거의 수직으로 상승하는 중입니다.

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Trainium 3는 CoWoS-R 계열 프로젝트

AWS Trainium은 원래 예전부터 가장 낮은 개발비용으로 가장 성능이 낮은 칩을 개발해왔습니다. AI 가속기들은 모두 기본적으로 TCO 대비 성능을 높이려는 방향으로 설계됩니다. 다만, 얼마만큼의 비용과 복잡성을 투입해 어느 수준의 성능을 얻으려 하느냐는 업체마다 다릅니다.

이 관점에서 보면 다음과 같이 정리할 수 있습니다.

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엔비디아는 고부담·초고성능 전략입니다. 목표하는 GPM이 75% 수준이기 때문에 효율도 중요하지만, 결국 핵심은 압도적인 성능 우위를 유지하는 것입니다.

AMD는 초고부담·고성능 전략에 가깝습니다. 대신 목표하는 GPM이 50% 수준인 만큼 엔비디아보다 칩 생산에 더 많은 비용을 투입할 여지가 있습니다. 이는 성능 열위를 만회하려는 시도이지만, 최근 몇 년간 엔비디아의 혁신 속도가 워낙 빨라 격차를 충분히 좁히지 못하고 있습니다.

Maia는 후발주자로서 적당한 고부담·고성능을 지향하는 흐름입니다. 다만 Maia100과 Maia200은 TCO 대비 성능이 기대에 못 미쳤고, Maia300 역시 최근 일정이 지연되는 모습입니다.

TPU는 중부담·고성능 전략으로 볼 수 있습니다. 업계에서 가장 이른 시기부터 AI 가속기를 개발해온 기업이며, 엔비디아와 함께 HW~SW~네트워킹 역량을 모두 갖춘 풀스택 플레이어입니다.

Trainium은 저부담·중성능 전략에 가깝습니다. 비교적 훨씬 더 성숙한 공급망을 활용해 제조 부담을 낮추는 대신, 절대 성능보다는 비용 효율에 더 무게를 두는 방식입니다.

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같은 AI 가속기라고 해도, 누구는 높은 비용을 감수하고 절대 성능을 극대화하려 하고, 누구는 비용 효율을 우선시하며 실용적인 균형점을 찾으려 합니다. 지금의 AI 가속기 경쟁은 단순한 성능 경쟁이 아니라 각 기업이 어떤 TCO 대비 성능 곡선을 선택하느냐의 경쟁이라고 볼 수 있습니다.

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이러한 맥락을 이해하고 나시면, Trainium 3가 CoWoS-R 패키징을 쓰고 있는 것이 좀 더 잘 이해되실 것 같습니다. 큰 칩으로 CoWoS-L을 필요로 하는 것이 아니라 가장 안정적인 공급망에 대량생산하여 칩당 가격 자체를 낮추려는 목표였기 때문입니다.

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Trainium 4 : 한 단계 복잡해지는 차세대 제품

그런데 Trainium 4부터는 전략이 다소 달라질 예정입니다. TPU도 점점 더 고부담쪽으로 가고 있고, Trainium도 중~고부담쪽으로 다가가는 중입니다. JPM은 Trainium 4를 2nm compute dies, 3nm SerDes 및 I/O dies, 그리고 HBM 12 stacks 수준의 훨씬 더 복잡한 설계로 보고 있습니다.

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여기에 UALink와 NVLink Fusion 채택을 동시에 하고, 심지어 CPO 기반 scale-up 버전 가능성까지 거론되고 있습니다.

아마존의 내부적인 성능 도약 목표도 큽니다. JPM은 Trainium 4가 Trainium 3 대비 3~6배 수준의 성능 향상을 노리고 있다고 보고 있으며, tape-out은 2027년 초 → 본격 양산 목표 시점은 2028년으로 예상하고 있습니다.

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실제로 2028년 전후로 CoWoS-L + SoIC를 택할 가능성이 높아 보입니다. 지금까지의 TCO를 가장 낮게 추구했던 보수적인 전략에서 벗어나서, 고성능을 추구하기 위해서 적극적으로 집적도를 높이고 더 복잡한 패키징 구조를 택하기 시작하는 것입니다.

Trainium 4는 Trainium 3에서 4로 넘어가는 단순한 후속이라기 보다는, 아마존이 AI 가속기 아키텍처를 한 단계 더 공격적으로 밀어붙이는 제품으로 봐야 합니다.

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Trainium 4부터는 브로드컴도 참여할 것으로 예정

시장에서는 Trainium 4에서 브로드컴이 어떻게 참여할 것인가에 대해서 관심이 큽니다. 다만 JPM은 현재까지 compute die design에 브로드컴이 직접 들어간다는 명확한 증거는 없다고 봤습니다.

대신 브로드컴이 현실적으로 Trainium 프로젝트에 관여할 수 있는 영역으로는 자체 네트워킹을 구축하는 것에 대해서 협조하거나 scale-up 네트워킹에 ESUN을 채택하는 경우가 거론됩니다.

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아무래도 ESUN을 살려서 Trainium 4의 시스템 레벨 연결 구조에서 역할을 할 가능성이 가장 높아보입니다. 브로드컴이 Trainium 4의 핵심 연산 다이를 설계하는 그림보다는, 차세대 인터커넥트와 네트워킹 층위에서 존재감을 가질 가능성이 더 높다는 의미입니다.

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Alchip은 이미 UALink의 아스테라랩스와 협력하여 제품을 설계하고 있고, 브로드컴은 ESUN으로 Scale-up을 구축하려고 하니, 마벨 입장에서는 이를 극복하기 위해서 NVLink Fusion쪽에 더 가까이 붙는 방향입니다.

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